MM Solutions vertreibt und supportet TimingDesigner von Chronology in Central Europe ( Deutschland und Österreich ) :

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Interaktives Modellieren von Timing Beziehungen

Wozu braucht man den TimingDesigner ?

TimingDesigner von Chronology ist ein Werkzeug, mit dem man das Zeitverhalten einer Logikschaltung spezifizieren, modellieren, analysieren und dokumentieren kann. Mehr als 15 000 Designingenieure setzen täglich TimingDesigner beim Entwurf ihrer elektronischen Schaltungen ein.

Viele Designer verkennen den Wert dieser Funktion, weil sie meinen, das hätte etwas mit Simulation zu tun, und einen Simulator im Zeitbereich haben sie ja schon.

Nun stellen wir gleich erst einmal klar, dass dies nichts mit einer Simulation im Zeitbereich zu tun hat.

Die Analyse der Timing Diagramme wird ganz zu Beginn des Designs eingesetzt, bevor überhaupt Schaltpläne gezeichnet werden.

Nehmen wir an, es soll ein System mit einem "embedded" Mikroprozessor entworfen werden und hierfür ein ASIC, welches eine Schnittstelle zu einem Mikroprozessor oder Speicher hat.

Bevor das Design festgelegt werden kann, muss über die Schnittstelle nachgedacht werden und wie sie spezifiziert wird.

Nachdem Sie sich eine Weile am Kopf gekratzt haben, öffnen Sie nun das Datenbuch des Herstellers, damit Sie die Interface Parameter sehen können und die ersten Kurvenformen auf einem Blatt Papier zeichnen können.

Sie werden sofort feststellen, dass ein Blatt Papier nicht das richtige Analyse-Tool ist, wenn jede Flanke einen min und einen max Wert hat. Eine "Whatif" Analyse ist mit einem Bleistift und einem Radiergummi auch nicht gerade trivial.

Der TimingDesigner von Chronology automatisiert diesen Prozess und noch einiges mehr. Timing Parameter aus einer Tabelle werden automatisch mit einem interaktiven Diagramm in Verbindung gebracht.

"Whatif" Analysen können nicht nur mit verschiedenen Clock Geschwindigkeiten durchgespielt werden, sondern auch mit den unterschiedlichen Geschwindigkeiten der Device-Familien.

Flanken können nicht nur mit min/max Werten angesetzt werden, sondern auch mit Beschreibungen in VHDL oder Verilog. Spezifizierte zeitliche Constaints werden von dem Tool automatisch überprüft.

Probieren Sie ihn aus : Laden Sie sich TimingDesigner einfach für eine zeitlich begrenzte Evaluierung herunter.

Key Features

Der leicht zu bedienende Timing Diagram Editor erlaubt eine schnelle Spezifikation von Design Requirements inklusive : Timing Constraints, Ursache - Wirkung Beziehungen, Verzögerungen und Protokoll Sequenzen.
Dynamisch verbundene Timing Spreadsheets mit patentierter Technologie erlauben ein genaues Modellieren von komplexen Delays und Randbedingungen.
Der leistungsstarke Timing Analyse Kern entdeckt augenblicklich worst-case Timing Randbedingungen, und erlaubt dem Anwender sich auf die Problempunkte zu konzentrieren und das Design mit seinen Schnittstellen fehlerfrei zu partitionieren.
Sofortige Updates von intelligenten Timing Diagrammen unterstützen ein rasches Evaluieren von Design Alternativen.
OLE Unterstützung ermöglicht eine direkte Verwendung der Timing Diagramme für eine genaue und leicht verständliche Dokumentation.
Der Support von Industrie-Standard Formaten erleichtert den Austausch von Waveform- und Timing Daten zwischen den Tools, die im Design Flow eingesetzt werden.